Продолжаем серию статей, посвященных многоядерным цифровым сигнальным процессорам TMS320C6678. В данной статье будет рассмотрена подсистема памяти ядра. Архитектура памяти процессора — один из ключевых моментов, напрямую влияющих на его эффективность. Знание особенностей организации архитектуры памяти позволяет разработчику более рационально использовать ресурсы DSP. Современные процессоры имеют достаточно сложную архитектуру памяти, включающую несколько уровней и контроллеры кэш. При этом в случае DSP работа с памятью усложняется наличием свободы выбора объемов кэш-памяти на разных уровнях, а для многоядерных процессоров характерна проблема синхронизации кэш разных ядер.
Содержание
Введение Принципы работы кэш-памяти Локальная память программ L1P Локальная память данных L1D Локальная память L2 Контроллер внутреннего прямого доступа в память — IDMA Контроллер доступа к внешней памяти Контроллер расширения памяти Введение
предыдущей статье и следующие компоненты, относящиеся к подсистеме памяти:
- контроллер памяти программ уровня L1 (L1P);
- контроллер памяти данных уровня L1 (L1D);
- контроллер памяти уровня L2 (L2);
- контроллер внутреннего прямого доступа в память (IDMA)
- контроллер доступа к внешней памяти (EMC);
- контроллер расширения памяти (XMC);
Ниже рассматриваются основные аспекты функционирования перечисленных устройств.
Принципы работы кэш-памяти
Обзор архитектуры процессора Операционные ядра: вычислительные ресурсы процессораОрганизация памяти ядраЛитература:
TMS320C66x DSP Cache. User Guide. SPRUGY8. Texas Instruments, 2010 TMS320C66x DSP CorePac. User Guide. SPRUGW0B. USA. Texas Instruments, 2011
Источник:
Хабрахабр
